목차
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Abstract 1
Ⅰ. 서론 1
Ⅱ. PIM 인공지능 가속기 동작 원리 7
Ⅲ. PIM 인공지능 가속기 연구 동향 11
Ⅳ. PIM 인공지능 가속기 산업 동향 18
Ⅴ. 결론 20
참고문헌 21
표 1. C3SRAM을 이용한 심층신경망 다중 분류 정확도 테이블(TABLE II) 17
그림 1. 메모리 벽 3
그림 2. 동작에 따른 에너지 소모 분포도 4
그림 3. (a) 기존 폰 노이만 아키텍쳐와(b) PIM 아키텍쳐(Fig. 1.) 5
그림 4. PIM 아키텍쳐의 종류. Near-Memory PIM(좌), In-Memory PIM(우상), In-Memory-Cell(우하) 5
그림 5. XNOR-Net 논문에서 소개된 Binary-Weight-Networks와 XNOR-Networks(Fig. 1.) 7
그림 6. 아날로그-디지털 혼성신호 PIM 가속기의 아키텍쳐(Fig. 1.) 8
그림 7. 디지털 PIM 가속기의 아키텍쳐(Fig. 16.1.2) 10
그림 8. 8T SRAM PIM 아키텍쳐(Fig. 9.) 11
그림 9. 8T SRAM 비트셀의 스캐매틱, 레이아웃 및 쓰기/읽기 동작(Fig. 5.) 12
그림 10. 8T SRAM PIM의 인-메모리 이진 곱셈 연산(Fig. 7.) 12
그림 11. 8T SRAM PIM의 인-메모리 덧셈 연산(Fig. 8.) 13
그림 12. C3SRAM PIM 아키텍쳐(Fig. 1.) 14
그림 13. C3SRAM 8T1C 비트셀의 스캐매틱, 레이아웃 및 이진 내적 연산(Fig. 2.) 15
그림 14. C3SRAM의 커패시티브 커플링 기반 인-메모리 이진 내적 연산(Fig. 4.) 16
그림 15. AiM 아키텍쳐(Fig. 1.) 18
그림 16. 내적 연산 시 데이터 이동. (a) 글로벌 버퍼를 이용한 내적연산. (b) 글로벌 버퍼를 이용하지 않는 내적연산. (c) 원소별 곱셈(Fig. 2.) 19
그림 17. (a) AiM의 내적 연산. (b) PU의 내적 연산 회로 아키텍쳐(Fig. 3.) 20
